とはいえ、もしも次があるなら、同じものを作るわけではないのは当然です。 順番にみていきましょう。

まず、演算性能です。 GRAPE-DR の PE は 500MHz 動作、乗算器は 25x50 ビッ ト、加減算器は倍精度(仮数 60ビット)です。このため、倍精度乗算には乗算 器と加算器の両方を使って、2サイクルに1演算しかできません。乗算のために は加算器は2サイクルに1度しか使わないので、あいた時間に普通の演算ができ ますか。このため、倍精度だとピーク性能が1クロック1演算になっています。 作ってみたら乗算器は結構小さかったので、これを倍にして倍精度乗算が1サイク ル1演算できるようにするのはそれほど難しいことではありません。

もっとも、アプリケーションでの必要性という観点からは、倍精度乗算の性能 がそんなに重要かという問題はあります。例えば GRAPE では相互作用計算は 最初の座標の引き算と最後の積算以外は単精度ですましてきたわけで、それで 殆どの場合に精度が問題になることはありませんでした。従って、 GRAPE で やってきたような粒子系の応用を考えるなら、倍精度演算を速くするより単精 度演算を速くするほうが、必要なハードウェア量がずっと少ないので効果的で す。

もっとも、単精度演算と倍精度演算を両方使って効果的に性能を出すためには、 両方の演算器が同一のレジスタセットにアクセスできることが望ましいですし、 そもそも同じ演算器がハードウェアをあまり肥大化させないで両方の演算がで きることが望ましいです。単精度の演算器と倍精度の演算器を別にもつと、両 方の演算数がちょうど両方の演算器の速度比と釣り合っていなければどちらか の演算器は遊んでいることになり、全く無駄だからです。

様々なアプリケーションでの実効性能を最も高くする、という観点からは、お そらく望ましいのは現在の 25x50ビットの乗算器を 25x25ビットの乗算器2つ にして、単精度乗算2個を並列にできるようにし、さらに単精度の加減算器を 追加して1クロック当り単精度4演算にすることでしょう。これによる PE の面 積増加は数パーセント程度のはずですが、テクノロジーが変わらないとして 単精度での性能を 1 Tflops まで上げることができます。但し、倍精度の性能 はあがりません。当面 LINPACK 性能とかも大事だとすると、やはり乗算器は 倍精度1サイクルができるところまで強化するのが妥当でしょう。この場合面 積は 15パーセント程度増加しますが、倍精度 512 Gflops となってかなり余 裕ができます。

上の数字は、現在の GRAPE-DR と同じ 90nm プロセスで作った場合の話です。 これから作るならもちろん最悪でも 65nm になりますから、ほぼ倍のトランジ スタが使えます。 従って、全くクロックが上がらなかったとしても倍精度 1Tflops、単精度 2 Tflops に到達できることになります。 クロックを50% 上げることができたら倍精度 1.5Tflops、単精度 3 Tflops と いう辺りが、現在利用可能な技術で実現できる数字ということになります。

演算器を頑張ってパイプライン段数を増やすとかで動作クロックを上げること も可能かもしれませんが、消費電力当りの性能を上げるためにはクロックを上 げても意味はないのであまりクロックはあげないですませたいところです。ま た、レジスタやメモリがあまり高速動作できるものは半導体メーカー側で用意 していないかもしれないので、あまり動作クロックを上げようと頑張るのは見 返りが少ない話になります。

量産コスト、という観点から GRAPE-DR で問題なのは、1チップにつける他の 部品が多いことです。現在の GRAPE-DR チップは

• 外付けのデータメモリ
• データメモリを制御する何か
• 命令を供給する何か
• ホストとのデータのやりとりを仲介する何か

メモリバンド幅がどの程度必要かはアプリケーションによりますが、例えば LINPACK で性能を出すためには GRAPE-DR のチップ1つ当り 4GB/s 程度です。 現在の Intel プロセッサ用のノースブリッジチップは 12.8GB/s といったメ モリ転送速度を持つものものあり、カスタムチップを作るならこの程度の I/O 能力をもたせることは不可能ではありません。この場合はノースブリッジ1つ に対して GRAPE-DR チップが複数接続する構成もありえます。しかし、 GRAPE-DR の場合はこの部分を FPGA ですることが必須です。これは、もう1つ チップを作るための予算も人手もないからです。

FPGA も最新のものを使うと十分な速度の DRAMインターフェースをもたせた上 で GRAPE-DRチップに必要な信号を出すのは可能ですが、結構高価なものにな り、しかも GRAPE-DR チップ1つに FPGA 1つが必須、という感じになります。

FPGA は x86 マイクロプロセッサ以上に競争が厳しいところで、現在は Xilinx と Altera の 2 社が 65nm プロセスを使った製品の出荷を始めたとこ ろです。どちらもファブレスメーカーで、 Altera は TSMC を使っていますが Xilinx は UMC と東芝を使っています。 FPGA は最先端プロセスで大きなチッ プだと 100万円以上とかのありえない値段がつきますが、同じ製造プロセスで も量産向けの少し速度や機能が低いものはかなり安価に供給する、という戦略 を両社ともにとっており、 Altera では Stratix と Cyclone、 Xilinx では Virtex と Spartan となっていますが、どちらも高いほうは 65nm の出荷が始 まりましたが安いほうはまだ、という状況です。高いほうを使えばボード作れ るけど、量産コストが、、、という状況になっています。

コストの面で大きいのが、メモリインターフェースです。 GRAPE-DR では、 4GB/s のデータレートで外付けメモリからデータがくるアーキテクチャになっ ています。この部分の動作速度は 500MHz (250MHz DDR) で、現在の PC のメ モリインターフェースとほぼ同等の速度です。メモリインターフェースを FPGA にやらせると、 FPGA にはメモリとの間で 4GB/s、 GRAPE-DR チップと の間で 4GB/s の合計 8GB/s もの速度がいるわけで、結構大変になります。

もしも、メモリが GRAPE-DR チップに直結できるように作っていたら、 FPGA のこの部分はまったく不要になるわけで、量産コストはかなり下げることがで きます。さらにもっと安くする方法は、メモリ内蔵にすることです。

GRAPE-DR を設計して、色々なアプリケーションでの性能を予備評価してみて 結構発見だったのは、

   オンボードで大きなメモリをつけてもあまり役に立たない

例えば重力のような粒子間相互作用計算の場合には、メモリ量の2乗に比例し た計算をすることになりますのである程度大きい必要がありますが、この場合 のある程度というのは MB 程度のオーダーです。行列乗算だとメモリ量の 1.5 乗でしか計算量が増えないので、もう少し必要ですがせいぜい 64MB とかです。

これに対して、メッシュで流体計算とかの場合にはメモリ量と計算量が比例し ます。しかし、この時には結局通信時間と計算時間の比がメモリ量に無関係に なってしまうので、大きなメモリがあっても役に立ちません。

流体計算を加速ボード側で行って有効に加速するのはそういうわけで困難です。 全計算を加速ボード側で行うことにすればいいですが、この場合には結局オン ボードメモリと GRAPE-DR チップとの転送バンド幅が問題になります。これを 桁で上げることができなければ、普通の PC のほうがメモリバンド幅あたりの 値段は安いからです。